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01 晶体管的未来。

任何芯片的基本组成部门都是晶体管，最近晶体管迎来了 75 岁生日。今天我们将讨论它的下一个 25 年。

晶体管本质上是电流开关，施加到其“栅极”的电压会导致电流在“源极”和“漏极”之间的通道中流动。每个晶体管都可以打开或关闭，对应于“1”或“0”。在摩尔定律扩展和 CMOS 工艺手艺改善的推动下，现代盘算芯片在数十亿甚至万亿的规模上做到了这一点。

理想的晶体管可以执行以下操作：

1.开启时传导*电流量。

2.关闭时不允许任何电流流动。

3.尽快切换。 

02 晶体管简史

1947 年，约翰·巴丁 (John Bardeen)、威廉·肖克利 (William Shockley) 和沃尔特·布拉顿 (Walter Brattain) 在 AT&T 的贝尔实验室发现了*批晶体管，称为“平面”晶体管，由于晶体管的所有元件，包罗栅极、源极和漏极都位于二维平面上。

许多迭代以来，平面晶体管的开关速率可以通过缩短栅极长度来提高。“拉紧”硅通道也会提高开关速率。为了应变通道，将一层硅放置在一层硅锗 (SiGe) 上。由于硅层中的原子与 SiGe 层对齐，这导致硅原子之间的毗邻拉伸，从而使沟道应变。在这种设置中，硅原子距离更远，滋扰电子运动的原子力削减。在应变通道中，电子迁徙率（即电子在被电场牵引时的移动速率）提高了 70%，从而使晶体管开关速率提高了 35%。

允许继续缩放的进一步生长是“高 K/金属”门的开发。在 45nm 节点，栅极电介质最先失去其绝缘（介电）质量并显示出过多的泄泄电流（即当晶体管处于关断状态时，大量电流会流过晶体管）。

栅极电介质是一个异常薄的绝缘层，通常由二氧化硅制成，位于晶体管的金属栅电极和电流流过的通道之间。英特尔在其 45 纳米工艺（2007 年）中取得重大突破，接纳铪基介电层和由替换金属质料组成的栅电极。三年后，该行业的其他公司也纷纷效仿。由此发生的组合发生了“高介电常数”或“高 K”栅极。

随着晶体管尺寸的不停减小，源极和漏极之间的空间减小到栅极失去适当控制沟道中电流流动的能力的水平。正由于云云，平面晶体管显示出显著的“短沟道”效应，尤其是在 28nm 节点以下，泄电流过大。

为了应对这一挑战，业界转向“3D”晶体管，即 FinFET。在 FinFET 中，栅极在硅鳍的三个侧面围绕沟道，而不是像平面晶体管那样仅在顶部围绕。这样可以更好地控制流过晶体管的电流；FinFET 晶体管的开关时间显著快于平面晶体管。在 2010 年月初期，英特尔最先生产 22 纳米节点的 FinFET，而台积电等代工厂在 3 年后最先生产 16 纳米节点的 FinFET。

由于可以制造多薄/多高的鳍片以及可以并排放置若干鳍片的限制，晶体管的另一种生长现在正在行业中举行。这些下一代晶体管被称为“Gate-All-Around”晶体管，或 GAAFET。GAAFET使用堆叠的水平“纳米片”，因此栅极在所有 4 个侧面都围绕着通道。这进一步增添了晶体管的驱动电流和整体性能。每个纳米片的宽度以及每个晶体管中的纳米片数目都可以转变，从而允许定制设计。

2022 年，三星最先在其 3nm 工艺中使用 GAA。由于良率问题，三星 3nm GAP 的大批量芯片有望在 2024 年实现量产。英特尔的 20A 工艺节点蹊径图上有 GAA，该工艺节点将于 2024 年制造停当，产物将于 2025 年批量出货。台积电的 N2 有 GAA 2025 年或 2026 年的工艺节点。这些生产年份是目的，我们以为，这些介入者中至少有 2 个可能会进一步延迟。

除了最初的 GAA 工艺之外，还包罗转向 forksheet 或 3D 互补 FET (CFET)，其中 n 和 p 通道移动得更近或垂直堆叠。

为了继续逾越 2nm 的蹊径图，向 Gate-All-Around 的过渡也将需要用于纳米片的新晶体管通道质料。这是由于硅和锗等块状质料中的电子迁徙率显著下降 < 5nm。随着我们深入到纳米尺度，原子效应不再被忽视。也许应对这些挑战的*质料系列是二维质料.。

03 二维质料

二维质料是由单层原子组成的结晶固体。最著名的二维质料是石墨烯，它是一种碳的同素异形体，由排列在六边形晶格中的单层原子组成。然则，需要注重的是石墨烯没有带隙。

半导体由它们的带隙界说：将卡在价带中的电子引发到它可以导电的导带所需的能量。带隙需要足够大，以便晶体管的开和关状态之间有显著的对比，这样它就可以在不发生错误的情形下处置信息。只管具有高电子迁徙率，但没有带隙，石墨烯不能用作半导体质料。只管石墨烯在掺杂时具有带隙，但掺杂的石墨烯不允许足够低的关断电流或足够高的导通电流。

MoS用于下一代纳米片的最有前途的二维质料来自“过渡金属二硫化物”或“TMD”子系列。来自该组的质料包罗二硫化钼 (MoS2），TMDs具有 < 5nm 通道厚度所需的带隙 迁徙率组合。

虽然碳纳米管（CNT，一种一维质料）也受到关注，但经由 30 多年的研发，它们的制造难度仍然很高。为了实现晶体管应用所需的性能指标，必须生长数百万个单独的管（即密度）并以相同的方式对齐。二维质料的用途要普遍得多，指的是一整套质料，而且理论上比碳纳米管更容易制造。

04 二维质料生长

二维质料通常通过化学气相沉积 (CVD) 生长，只管最近的起劲还包罗原子层沉积 (ALD)。凭证衬底和参数的选择，二维薄膜生长可以是单层或多层。

例如，单层石墨烯（最成熟的二维质料）现在主要通过 CVD 在铜箔或薄膜基板上生长。然而，现在的 CVD 生长手艺发生的“多晶”石墨烯在晶格中具有多个晶界。生长也是可变的，这意味着晶圆与晶圆之间的一致性很难实现。

由于存在晶界和其他缺陷，CVD 石墨烯固有的电子迁徙率通常仍远低于10,000 cm -2/(V⋅s)，与 2000 年原始剥离石墨烯薄片报道的200,000 cm 2/(V⋅s), 相差的载流子密度为10 12 cm-2。

因此，今天的石墨烯电子市场可以忽略不计，一些介入者主要专注于传感器（例如：霍尔效应）或 mems 装备（限制较少的光刻规则/更大的线宽，可以容忍更高的可变性等）。由于石墨烯具有生物相容性，可以通过场效应传感举行功效化以检测种种分子化合物，Cardea Bio 和 GrapheneDX 等公司稀奇致力于石墨烯生物传感器。欧洲的 Graphenea 和 Applied Nanolayers 等其他公司正在建设专门的石墨烯晶圆厂。

要认真看待二维质料，必须开发更一致的晶圆到晶圆生长工艺，以实现耐久“单晶”质料的目的。Aixtron 和 Oxford Instruments 现在是*一家销售二维质料专用生长工具的 OEM。

05 二维质料转移

由于二维质料生长通常在较高温度 (>600° C) 下在铜或蓝宝石等优化衬底上举行，因此需要一个转移步骤将二维质料转移到最终的硅晶圆上。

现在将二维质料从其生长基板转移到目的硅器件晶圆的方式不足以知足 CMOS 市场（需要湿化学/蚀刻剂、金属沉积、牺牲聚合物层、热释放胶带 [TRT] 的某种组合，它会留下残留物，以及/或激光剥离）。最传统的 2D 转移手艺涉及湿法蚀刻铜基板，并使用聚合物聚甲基丙烯酸甲酯 (PMMA) 拾取二维质料并将其移动到目的基板。然而，PMMA残留物在转移后残留在石墨烯外面并降低了石墨烯的电性能。

今天的二维质料转移方式足以知足传感器或“显示器等某些装备的要求，但在质量、产量和污染方面并没有扫清 CMOS 的障碍。

06 直接增进与转移

虽然二维质料在硅上的直接生长是*，但迄今为止，很难实现低温、高质量的生长解决方案。ALD 允许比传统的金属有机 CVD 或 MOCVD 更低的温度，但吞吐量仍然很慢。

将优化基板上较慢、高质量的生长步骤与高通量、优化的转移步骤星散可能更好。这将允许更好的历程优化和产量控制。这在前沿处置昂贵的2nm以下、高 NA EUV GAA 晶圆时可能是*的选择（稀奇是若是每个晶体管需要多个纳米片）。

去耦对晶圆厂也很友好，由于增进和转移可以异步完成，以确保*的晶圆厂生产线行使率（实现更高的 WPH 数目）。最后，转移更通用，允许异质结构、堆叠和扭曲设置比直接生长更容易。从久远来看，这有可能打开二维扭电子领域

07 IEDM二维质料亮点

在旧金山举行的第 68 届年度 IEDM 聚会为半导体和盘算行业的未来提供了一个很好的视角。在出席的行业*的演讲中英特尔纪念了晶体管问世 75 周年，它既回首了已往，也展望了未来。

随着摩尔定律的放缓，无论是后硅通道天下照样封装手艺，新手艺都市推动性能提升。英特尔的演讲提出了三个可能推动行业生长和扩大目的的领域：新型电介质、定向自组装（用于纳米图案化）和二维质料。

尤其是二维质料，在聚会上大放异彩。该行业在不久的未来有一个清晰的蹊径图，FinFET 和 GAA 架构将扩展硅通道的统治职位。

英特尔展示了 GAA 结构中的二维质料通道，具有低泄露和近乎理想的开关，这是垂直堆叠晶体管的主要一步。IMEC 的蹊径图引入了互补 FET (CFET) 作为类似的解决方案，其中堆叠了基于单层过渡金属二硫化物 (TMD)（例如 WS2or MoS或 MoS2）的 n 和 p 通道。

在 IEDM 上，有一个专门针对 2D 通道手艺的聚会，由斯坦福大学的 Eric Pop 博士和 IBM 高级 CMOS 逻辑设计的 Nicolas Loubet 配合主持。演示文稿着重于 2D 晶体管的各个方面，包罗沟道、栅极电介质、所需的基板/质料，以及降低接触电阻以提高器件性能。以下是对其中一些论文的手艺谈论：

北京大学在中国的研究展示了顶部门控CVD生长的WSe2pFETs，其泄电流为594 UA/um，此外尚有基于WSe2/MoS 2的CFET。与传统的平面集成电路相比，CFET结构的性能提高了8%，面积削减了44%。在可制造性方面，许多挑战仍然存在。本文演示的CFET险些是以一种与FAB兼容的方式制造的，除了用于nFET中MoS2通道的湿通报手艺之外。可伸缩的干转移手艺对于将这种手艺转移到生产中至关主要。

二维 CFET 结构和集成面积缩减。垂直堆叠可以在不损失性能的情形下发生更高密度的组件。在这种垂直叠加方式中的一个研究与开发挑战主要是在放置源和漏触点以及为互连选择接触质料方面。

台积电在另一篇IEDM论文中，对SiN2上转移MoSe2沟道器件的理想质料提供了深入的看法。选择接触质料的挑战在于寻找理想的事情函数和较弱的费米能级钉扎效应的连系，台积电选择了行使一层薄锑(SB)和高功函数铂(Pt)来实现这一目的。这种起劲展现了*的讲述接触电阻，0.75kΩ-um用于pFET，1.8kΩ-um在nFET中。在nFET中，这意味着接触电阻比以前讲述的值削减72%，这意味着向逻辑应用的2D通道前进了一大步。

接触电阻只是器件总电阻的一个组成部门；距离电阻是导致器件性能不佳的另一个主要因素，稀奇是在pFET中。台积电在另一篇IEDM论文中，行使氧化多层WSe2与WSe2通道连系形成的WOx作为低电阻距离掺杂剂。WO x作为高p掺杂剂，被发现可以降低肖特基势垒高度，只管加入掺杂剂（1 kΩ-um），但导致总电阻降低。

虽然基于 TMD 的装备很有前途，但 TMD 生长方式存在一个基本问题。基于转移的方式会留下聚合物残留物，而使用 MOCVD 在氧化物上直接生长会导致种种缺陷，最显著的是有机污染物和硫空位。IEDM 精选了一些同时使用迁徙和直接增进方式的论文。

英特尔推出了一款基于转移二硫化钼的2D FET，源漏接触长度为25 nm，与当前的硅工艺节点相当。测试的器件显示了上升亚阈值摆幅（SS at=75 mV/dec）低于34纳米的源漏距离。然而，英特尔的工艺使用了使用ALD生长的牺牲介电层的层转移工艺，这留下了大量的残留物，并导致源极和漏极接触处的MoS2分层。为了制造和未来的产量目的，转移方式必须是无残留和干燥的，或接纳直接生长的方式。

聚会还讨论了直接增进的希望，考察到更多使用 CVD 的晶圆厂兼容工艺。北京大学的一篇论文讨论了具有低接触电阻 (0.65 kΩ-μm) 的纯欧姆的 WSe2pFET。该器件的通道长度为 120 nm，在 6 nm SiO2 上生长时，性能数据创下纪录（Ids= 425μA/μm，gm=80μS/μm，SSsat=200 mV/dec）。该工艺也与在 Si/HfLaO2介电薄膜上的生长兼容，但性能稍差（Ids=370μA/μm，gm=100μS/μm，SSsat=250 mV/dec）。然而，*个装备制造历程中的高加工温度 (890° C) 对可制造性组成了晶圆厂兼容性风险。不外，这项事情确实代表了 p 型二维 TMD 质料的伟大提高，这是二维质料中需要开发的一个领域。

二维质料还用于使用 hBN 作为封装层的 MoS2晶体管的介电界面工程。这项事情导致了 CVD 生长的单层 MoS2器件讲述的*亚阈值摆动。封装层似乎也提高了器件可靠性，在播种铝和顶栅沉积后显示出较少的断态退化，注释介电层*限度地削减了进一步加工造成的损坏。这代表了基于二维质料的装备可靠性和使用寿命的提高。当使用钽 (Ta) 晶种层作为 TaOx 掺杂层时，据报道大的 Ids = 861μA/μm 和低亚阈值摆幅 (72 mV/dec)，而对于低功率应用，高 IDs = 598 μA/μm据报道，Vds=0.65 V，跨越 IRDS 2028 HD 规格。

所讨论的 2D 提高仅代表二维质料刷新行业的潜力的一小部门。然而，要将 2D 转化为晶圆厂级其余大批量制造，仍然存在重大挑战。上述所有论文都行使湿转移手艺将二维质料从生长基板转移到生产晶圆。如上所述，虽然有望说明装备潜力，但由于可能存在聚合物残留和较低的吞吐量，这种方式无法扩展到大批量生产。

随着每一次 IEDM 聚会的召开，半导体行业的前进蹊径变得加倍清晰：2D 是未来，而且在这些笔者看来，这是不能制止的。停止现在，前沿讨论偏向似乎更青睐 WS2和 WSe2，由于它们既可以制成 n 型，也可以制成 p 型。

二维质料显然是该行业的未来，有很大的动力推动该领域向前生长。随着二维质料进入半导体客栈，还需要开发有用在线表征它们的工具。为此，即将在 SPIE 光刻和图案化聚会上举行的谈判讨论了计量学的远景以及英特尔和 IMEC 谈判：

二维过渡金属二硫化物晶体管是未来的硅替换品照样炒作？

用于表征超薄二维质料层的 300 毫米在线计量

此外，向导欧盟石墨烯旗舰 2D 实验试点项目的 IMEC 将在下个月的钻研会上展示最新希望；介入者还包罗英特尔和台积电。

08 行业的下一步

任何新质料/工艺手艺的*步都是进入行业蹊径图。已往的几回 IEDM 和即将召开的 SPIE Advanced Lithography 聚会清晰地注释，二维质料现在已经稳稳地泛起在蹊径图上。然而，下一步是从蹊径图到详细行动。

提及来容易做起来难，但笔者以为，二维质料应该首先在较成熟的节点（主要是在 MEMS、模拟 MS、RF 和光子代工厂）的生产线后端实行。二维质料在 MEMS、5G/6G 射频开关和光子收发器等装备中提供了引人注目的性能提升。与晶体管相比，这些装备中的一些不需要最高质量的起始质料。

例如，原型射频开关装备（由 hBN 和 MoS2等二维质料制成）已在 UT 奥斯汀实验室以及罗德与施瓦茨等相助同伴举行了演示和表征。来自主要行业介入者的初始数据和反馈注释，二维开关的经典品质因数 (FoM)，即“Ron x Coff 值”，到达甚至跨越了对新兴网络频段的预期。

在硅光子学中，现在调制器和光电探测器划分制造并组装在芯片中；使用二维质料，收发器的所有组件，包罗调制器、开关和光电探测器，都可以在统一2D层中整体制造。现在的调制器质料，如 LiNBO3，体积重大，需要 2-5 V 的驱动电压。石墨烯 Mach-Zedhner (MZ) 调制器可以用 <1 V 的电压制造。诺基亚意大利、爱立信和位于亚琛的 Black Semiconductor 都在起劲在这个偏向。

二维质料还可以实现更快的光学切换。可重构光分插复用器 (ROADM) 中的切换现在不能低于数十毫秒。例如，放置在微环谐振器顶部的石墨烯可以实现皮秒级的开关。

一旦在后端解决了工艺、计量和良率问题，而且随着二维质料生长和转移质量的提高，该行业在生产线的前沿/前端集成二维质料的路径就会加倍清晰。在此时代，前沿社区需要解决接触电阻、基板/电介质质料和架构（例如：纳米片的数目）等问题，以到达需要的装备性能指标。

每当该行业必须解决一项主要的质料/工艺手艺以保持摩尔定律的生长时，它就会交付。离子注入、高 K 门、EUV ……有许多例子，二维质料也不破例。然而，使二维质料成为现实所需的制造手艺现在正处于“殒命谷”阶段，因此需要整个行业（来自所有领域，尤其是 OEM、代工/无晶圆厂/IDM、和计量学）。

正如 Sri Samavedam（高级副总裁 CMOS 手艺，IMEC）最近提到的那样，“在这个行业中，从展示一个观点到引入制造通常需要约莫 20 年的时间。可以平安地假设 2047（标志着晶体管降生 100 周年）的晶体管或开关架构已经在实验室规模上获得了证实。”